如何新建Quartus工程

相对于VC，VB，Protel等软件的新建工程来说，新建quartus II工程不是一件简单的事，quartus的工程建立起来要复杂的多，因为它不仅仅是填写文件名和存储地址这么简单，还包括选择器件和设置仿真，时钟等一些列的问题。
启动QuartusⅡ软件后默认的界面主要由标题栏、菜单栏、工具栏、资源管理窗口、编译状态显示窗口、信息显示窗口和工程工作区等部分组成。
标题栏：标题栏中显示当前工程的路径和工程名。
菜单栏：菜单栏主要由文件（File）、编辑（Edit）、视图（View）、工程（Project）、资源（Assignments）、 操作（Processing）、工具（Tools）、窗口（Window）和帮助（Help）等菜单组成。
工具栏：工具栏中包含了常用命令的快捷图标。
资源管理窗：资源管理窗口用于显示当前工程中所有相关的资源文件。
工程工作区：当QuartusⅡ实现不同的功能时，此区域将打开对应的操作窗口，显示不同的内容，进行不同的操作，如器件设置、定时约束设置、编译报告等均显示在此窗口中。
编译状态显示窗口：此窗口主要显示模块综合、布局布线过程及时间。
信息显示窗口：该窗口主要显示模块综合、布局布线过程中的信息，如编译中出现的警告、错误等，同时给出警告和错误的具体原因。
步骤/方法
执行菜单命令【File】-【New Project Wizard…】，创建工程向导。
设置工程文件夹及工程名，在What is the working directory for this project?下选择项目存储地址工作目录，What is the name of this project?下填写工程名，最后一栏填写顶层文件名。
添加已存在文件（可选），在【File name】下选择已经存在的工程项目，利用【Add】或【Add all】命令添加文件到新工程，点击【Next】
选择器件，【Device family】-【Family】下选择你要使用的FPGA芯片系列，这里我选择ALtera公司的Cyclone系列，并在【devices】下选择具体芯片型号，点击【Next】
设定第三方工具，【Design Entry/Synthesis】选择逻辑综合工具，这里可以不填，直接使用Quartus默认工具，【Simulation】下选择仿真工具，这里一般需要配套安装Modelsim，点击【Next】
显示设置信息，显示了项目路径，项目名，顶层文件，芯片系列型号等设置信息，在检察符合需要后点击【Finish】，完成向导新建工作。
工程建立完成，可以再【资源管理窗口】查看刚刚新建的工程项目。

quartus喇叭怎么用

1、新建工程：从开始菜单启动QuartusII13.1（64bit），菜单栏选择File—>NewProjectWizard，新建工程。
2、弹出新建工程对话框，点击Next，依次设置工程的存放路径，工程名称，顶层文件名称。
3、添加设计喇叭文件，新建相应喇叭使用的代码文件，选择FPGA器件。
4、设置EDA工具，设置一下仿真工具，使用默认Modelsim。
5、语言选择Verilog，保存文件，执行程序就可以完成quartus喇叭的应用。

veirlog hdl用quartus 2怎么仿真,怎么建立一个工程

1，运行QUARTUS软件。
2，选择菜单file-NEW PROJECT WIZARD
3，点击NEXT，出现NEW PROJECT WIZARD对话框，建立文件名，路径。
4，点击NEXT，出现器件设置对话界面，选择相应系列芯片，一直点击NEXT按钮，完成新工程的建立。

如何在QuartusII中新建与使用一个PLL模块

目前这两款软件都是的，不需要许可证，安装简单，使用期限是30 天。 【注意】务必记住安装的路径，特别是ModelSim-Altera的安装路径。 2 指定ModelSim-Altera 6.5e的安装路径 打开Quartus II 11.0 软件，新建工程和文件并保存。 1.然后在菜单栏选择 tools->options； 2.在options选项卡中选中EDA tool options； 3.在该选项卡中下面的ModelSim-Altera一项指定安装路径为 E:/Altera/11.0/modelsim_ae/win32aloem（其中E:/Altera/11.0/modelsim_ae/为我电脑中 ModelSim-Altera 6.5e的安装路径） 图1 指定ModelSim-Altera 6.5e 的安装路径 【注意】 如果没有指定ModelSim-Altera 6.5e 的安装路径，调用ModelSim-Altera 的时候会出现如下的错误提示： 图2 没有指定安装路径的错误提示 3 指定Quartus II 11.0 仿真软件 在Quartus II 11.0 界面菜单栏中选择Assignments->Settings。 1.选中该界面下EDA Tool settings 中的Simulation 一项； 2.Tool name 中选择ModelSim-Altera； 3.Format for output netlist 中选择开发语言的类型Verilog 或者VHDL 等， 4.Time scale 指定时间单位级别 5.Output directory 指定测试文件模板的输出路径（该路径是工程文件的相对路径）。 图3 指定Quartus II 11.0 仿真软件 4 生成仿真测试文件 选择Quartus II 11.0 开发界面菜单栏下Processing->Start->Start Test Bench Template Writer，提示生成成功。 图4 生成仿真测试文件 分页 5 配置选择仿真文件 打开仿真测试文件（在上述3 中指定的Output directory 目录下找到后缀名为逗.vt地的文件）并根据自己需要进行编辑。 1. 在Quartus II 11.0 界面菜单栏中选择Assignments->Settings->EDA Tool settings->Simulation； 2.选择Compile test bench 右边的Test benches； 图5 配置选择仿真文件（1） 3.然后在出现的界面中选择New，在新出现的界面中Test bench name 输入测试文件名字，在Top level module in test bench 栏中输入测试文件中的顶层模块名； 4.选中Use test bench to perform VHDL timing simulation 并在Design instance name in test bench 中输入设计测试文件中设计例化名默认为i1； 5.然后在Test bench files 栏下的file name 选择测试文件（在第3 步中指定的测试文件输出路径下的后缀名为逗 .vt 地 文件的测试文件），然后点击add,一步一步OK。 图6 配置选择仿真文件（2） 【注意】Test bench name 和Top level module in test bench 以及Design instance name in test bench 分别为逗.vt地文件的文件名、vt 文件中顶层实体模块名、Verilog 或者VHDL 文件中的模块的例化名。 6 仿真文件配置完成后回到Quartus II 11.0 开发界面 在Quartus II 11.0 界面菜单栏中选择菜单栏Tools 中的Run EDA Simulation Tool->EDA RTL Simulation 进行行为级仿真，接下来就可以看到ModelSim-Altera 6.5e 的运行界面，观察仿真波形。 本文为e-works 原创投稿文章，未经e-works 书面许可，任何人不得复制、转载、摘编等任何方式进行使用。如已是e-works 授权合作伙伴，应在授权范围内使用。

如何使用quartus ii综合

QuartusII 是Altera公司开发的功能最强大的PLD编译工具，全面取代MAX＋PLUS
使用步骤：

一、建立工程.
1、「File」→「New Project Wizard」开始新工程的建立设置。『NEXT』
2、指定project的路径，和project的名称，顶层文件的名称（一般与工程名相同）。
3、指定project中要include 的文件。
4、选择project中要使用的一些EDA TOOLS。
5、选择所使用的器件的家族“family” 和具体型号。
6、『finish』 完成工程的设置。

二、输入文件. 在工程中新建设计文件：图形文件“Block Diagram/Schematic File”，Verilog语言文 件“VerilogHDL File”
1、完成工程文件的输入,若为顶层文件，则文件名应该保存为与工程名相同。
2、编译设置:「Assignment」→「Compiler Settings Wizard」→「Next」
3、根据编译窗口的提示修改错误。
4、编译后会生成编译报告“Compilation Report”会分成如下几项：
(1) Analysis＆Synthesis语法检查，把大电路转成较小的元件
(2) Fitter 器件资源利用情况，引脚分配情况等
(3) Assembler 连线各元件
(4) Timing Analyzer 时间分析

三、仿真. 完成工程文件的编译、综合、时间、分析后就可以建立波形仿真文件进行功能仿真
1、建立仿真文件
「File」→「New」→「Other Files」→「Vector Waveform File」→「OK」
2、选择输入输出引脚
Edit→「Insert Node or Bus」→「Node Finder」，在「Filter」处选择「Pins:all」，再按下「 >>」将所有选中的引脚添加到“Seleted Nodes”框，点「OK」→「OK」完成引脚添加。可通过右键 修改引脚的显示方式、属性、初始值等参数。
3、仿真时间、栅格的设置
Edit→『End Time』 设置仿真结束的时间， 『Grid Size』设置每个栅格表示的时间。仿真时间是 以建立仿真文件时给出的结束时间为准，仿真设置“Wizards”中设定的End Time没用。
4、仿真编译设置
『Assignments』→『Wizards』→『Simulator Settings Wizard』→选择当前要仿真得文件
仿真文件做好后还要将其设置为当前仿真文件，才可以开始仿真。因为有时一个工程需要建立多个 仿真文件，这就需要通过设置确定仿哪个文件了。在选择仿真类型“Type of simulation”时，“ timing”代表考虑延时，“functional”表示功能型的仿真。
5、先编译后仿真
『Processing』→『Start Compilation＆Simulation』
6、仿真结束后会生成仿真报告“Simulation Report”
仿真结果并不是出现 在所建立得仿真文件中，在仿真报告中有独立的仿真结果。
仿真的结果总是与当前的工程文件相对应，工程文件改变后要重新仿真后才有意义。
四、将工程模块化，利用图形设计文件建立更大的工程
模块工程文件（“Block Diagram/Schematic File”或“Verilog HDL File”）编译仿真成功后就可以 将其模块化，然后在更高层次将各个模块级联起来，构成更大得工程。
1、模块化
『File』→『Creat/Updata』→『Creat Symbol Files for Current File』 然后编译器会自动将当前工程完整得编译一遍，然后生产图形模块，放在存放当前工程的文件夹里。
2、更大的工程
（1）建立工程文件
「File」→「New」→「Device Design Files」→「Block Diagram/Schematic File」→「OK」
（2）输入元件
右键→『Insert』→『Symbol』→可以在库文件中选，也可以通过“浏览”将已经建立图新模块的 工程加载进来。
（3）连线

怎样用quartus仿真输出模拟波形

1、首先新建工程。File->new project Wizard.点击Next。

2、输入工程名字，点击Finsh就把一个空工程建立好了。

3、接着新建VHDL文件。

4、编写代码。注意工程名要和实体名一致。

5、如图所示表示编译、综合成功。

6、建立波形文件。

7、添加节点。先点击空白处弹出如图所示对话框。

8、再把编程涉及的节点加入，设置之后点击保存时，波形文件名会默认实体名，点击保存即可。

9、选择仿真工具。processing->Simulator tool。

10、进行仿真，通过如图所示的步骤就能得到自己设计的波形了。

注意事项：

Quartus平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添 了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。

quartus ii8.0怎样建立.v文件

打开软件，点击file/new project wizard,点击next，输入工程名，例如led，点击next，next，next，next，finish；点击file/new，弹出对话框，选中verilog HDL file，OK。在界面输入代码，例如：
module led(led);
output led;
assign led=0;
endmodule

点击save保存，保存名字为led，注意要和module后面的led一样。
之后点击三角形的红色按钮，编译，成功。
这里面的细节很多，要注意，否则很容易出错，这里不详细介绍，网上也有很多关于这一方面的资料。。

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